Estructura de un programa en VHDL

Honelako gehiago

silabas

clabeju fearga‑k egina

Pasos a seguir en una investigación Cualitativa

JOe Arrocha‑k egina

CAD Y CAM

Tomas Aranda‑k egina

El Cuestionario

Emily Hernandez‑k egina

Estructura de un programa en VHDL

Topic principal

Instrucciones secuenciales: IF-THEN-ELSE, IF-THEN-ELSIF-THEN-ELSE, CASE-WHEN, FOOR LOOP, FUNCIONES BOOLEANAS

Instrucciones concurrentes: WHEN-ELSE, WITH-SELECT, FOOR GENERATE, FUNCIONES BOOLEANAS

Tipos de datos usados por SIGNAL:BIT, BIT_VECTOR, STD_LOGIC, STD_LOGIC_VECTOR

Instrucciones: ARCHITECTURE, OF, IS, BEGIN, PROCESS, END, SIGNAL

ENTIDAD

La entidad pueden etiquetarse con cualquier nombre, siguiendo las reglas básicas que se usan para etiquetar un archivo común

Los puertos pueden etiquetarse con cualquier nombre, siguiendo las reglas básicas que se usan para etiquetar un archivo común

Tipos de datos: BIT, BIT_VECTOR, STD_LOGIC, STD_LOGIC_VECTOR

Instrucciones:ENTYTI,PORT, IS, END, OUT, IN, INOUT

LIBRERIAS

Librerias estadarizadas por la IEEE

Libreria principal: IEEE:STD_LOGIC_1164.ALL

Instrucciones: USE, LIBRARY